计算机研究与发展 ›› 2014, Vol. 51 ›› Issue (8): 1764-1772.doi: 10.7544/issn1000-1239.2014.20120970
夏 静1,王天成2,吕 涛2,李华伟2,邝继顺1
Xia Jing1,2,3, Wang Tiancheng2, Lü Tao2, Li Huawei2, Kuang Jishun1
摘要: 为了提高基于SRAM的FPGA(SFPGA)上的容软错误能力,提出了一种基于软错误率(soft error rate, SER)评估的装箱算法SER-Tvpack.通过结合软错误率的两个组成部分错误传播率(error propagation probability, EPP)和节点错误率(node error rate, NER),得到软错误评估标准SER的估算值,并将该值作为可靠性因子加入到代价函数中指导装箱过程,以减少装箱后可编程逻辑块(configuration logic block, CLB)之间互连的软错误率,从而提高设计的可靠性.对20个MCNC基准电路(最大基准电路集)进行实验,结果表明,与基准时序装箱算法T-Vpack及已有的容错装箱算法F-Tvpack相比较,软故障率分别减少了14.5%和4.11%.而且,与F-Tvpack比较,在仅增加0.04%的面积开销下,减少了2.31%的关键路径的时延,提供了较好的时序性能.
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