容错深度学习加速器跨层优化

张青; 刘成; 刘波; 黄海同; 王颖; 李华伟; 李晓维

doi:10.7544/issn1000-1239.202331005

容错深度学习加速器跨层优化

张青^{1, 2,},
刘成^{1, 2, ,},
刘波³,
黄海同^{1, 2},
王颖^{1, 2},
李华伟^{1, 2},
李晓维^{1, 2}

1.
处理器芯片全国重点实验室（中国科学院计算技术研究所）　北京　100190
2.
中国科学院大学　北京　100049
3.
北京控制工程研究所　北京　100094

基金项目: 国家重点研发计划（2022YFB4500405）；国家自然科学基金项目（62174162）；空间可信计算与电子信息技术实验室开放基金资助（OBCandETL-2022-07）

详细信息

作者简介:
张青: 1998年生. 硕士研究生. 主要研究方向为深度学习硬件加速、容错芯片设计

刘成: 1984年生. 博士，副研究员. 主要研究方向为专用加速器设计、容错计算、近数据计算

刘波: 1977年生. 博士，研究员. 主要研究方向为容错计算、星载计算

黄海同: 1999年生. 硕士研究生. 主要研究方向为深度学习算法与加速器设计、深度学习容错

王颖: 1985年生. 博士，研究员. 主要研究方向为近似/容错计算、VLSI设计、高能效芯片设计

李华伟: 1974年生. 博士，研究员. 主要研究方向为集成电路设计自动化、近似计算、容错计算、设计验证与测试

李晓维: 1964年生. 博士，研究员. IEEE会员. 主要研究方向为VLSI测试、容错计算、硬件安全

通讯作者:
刘成（liucheng@ict.ac.cn）

中图分类号: TP391
计量
- 文章访问数: 364
- HTML全文浏览量: 105
- PDF下载量: 88
出版历程
- 收稿日期: 2024-01-31
- 修回日期: 2024-03-13
- 网络出版日期: 2024-04-14
- 刊出日期: 2024-05-31

Cross-Layer Optimization for Fault-Tolerant Deep Learning Accelerators

Zhang Qing^{1, 2,},
Liu Cheng^{1, 2, ,},
Liu Bo³,
Huang Haitong^{1, 2},
Wang Ying^{1, 2},
Li Huawei^{1, 2},
Li Xiaowei^{1, 2}

1.
State Key Lab of Processors (Institute of Computing Technology, Chinese Academy of Sciences), Beijing 100190
2.
University of Chinese Academy of Sciences, Beijing 100049
3.
Institute of Beijing Control Engineering, Beijing 100094

Funds: This work was supported by the National Key Research and Development Program of China (2022YFB4500405), the National Natural Science Foundation of China (62174162), and the Spatial Trusted Computing and Electronic Information Technology Lab Open Fund (OBCandETL-2022-07).

More Information

Author Bio:
Zhang Qing: born in 1998. Master candidate. His main research interests include deep learning hardware acceleration and fault-tolerant chip design

Liu Cheng: born in 1984. PhD, associate professor. His main research interests include domain-specific accelerator design, fault-tolerant computing, and near-data computing

Liu Bo: born in 1977. PhD, professor. His main research interests include fault-tolerant computing and onboard computing

Huang Haitong: born in 1999. Master candidate. His main research interests include deep learning algorithm and accelerator design, and fault-tolerant deep learning

Wang Ying: born in 1985. PhD, professor. His main research interests include approximate/error-tolerant computing, VLSI design, and energy-efficient accelerators

Li Huawei: born in 1974. PhD, professor. Her main research interests include EDA, approximate computing, fault-tolerant computing, and VLSI verification and test

Li Xiaowei: born in 1964. PhD, professor. Member of IEEE. His main research interests include VLSI test, fault-tolerant computing, and hardware security

摘要

摘要:
容错深度学习加速器是保障高可靠深度学习的基石，也是深度学习应用于安全关键领域如宇航、机器人等面临的一个关键环节. 然而，深度学习计算和访存都非常密集，传统基于冗余计算的容错方法直接应用于深度学习加速器的容错设计会导致严重的功耗、芯片面积等硬件资源开销. 为此，从神经元计算任务和神经元的数据位宽2个维度挖掘深度学习模型对于故障的敏感度差异，并利用这些差异从架构和电路层分别对于敏感的部分提供更多的保护以降低容错代价. 同时，利用深度学习自身的容错特性，通过限制量化缩小电路层需要保护的电路逻辑规模. 最后，利用贝叶斯优化协同优化算法、架构和电路的跨层设计参数，在保障深度学习可靠性、精度以及性能的前提下，最小化硬件资源开销.
- 跨层优化 /
- 容错深度学习加速器 /
- 脆弱因子 /
- 异构架构 /
- 选择性冗余
Abstract:
Fault-tolerant deep learning accelerator is the basis for highly reliable deep learning processing, and is also critical to deploy deep learning in safety-critical applications such as avionics and robotics. Since deep learning is known to be both computing-intensive and memory-intensive, traditional fault-tolerant approaches based on redundant computing will incur substantial overhead including power consumption and chip area. To this end, we propose to characterize deep learning vulnerability difference across both neurons and bits of each neuron, and leverage the vulnerability difference to enable selective protection of the deep learning processing components from the perspective of architecture layer and circuit layer respectively for the sake of lower fault-tolerant design overhead. At the same time, we observe the correlation between model quantization and bit protection overhead of the underlying processing elements of deep learning accelerators, and propose to reduce the bit protection overhead by adding additional quantization constrain without compromising the model accuracy. Finally, we employ Bayesian optimization strategy to co-optimize the correlated cross-layer design parameters at algorithm layer, architecture layer, and circuit layer to minimize the hardware resource consumption while fulfilling multiple user constraints including reliability, accuracy, and performance of the deep learning processing at the same time.
- cross-layer optimization /
- fault-tolerant deep learning accelerator /
- vulnerability factor /
- hybrid architecture /
- selective redundancy

HTML全文

国密SM4算法^[1]是一种常用的分组密码算法，广泛应用于数据保护、加密通信等领域. SM4算法常见工作模式有ECB（electronic codebook），CBC（cipher block chaining）等，对于相同的明文块，ECB模式下会产生完全相同的密文，而在CBC模式下，当前的明文块会与前一块的密文异或后进行运算. 因此，即使是完全相同的明文输入也可能会有完全不同的密文输出. 相比于ECB模式，CBC模式提供了更高的安全性和抵抗攻击的能力，有着更高的应用需求. 提高SM4算法在CBC模式下的性能，对于在边缘设备中使用SM4算法是至关重要的. 但是，在CBC模式下存在着难以提高吞吐率的问题：每组的输入必须等待前一组运算结束后才能获得，因而难以使用流水线方法提升吞吐率.

文献[2]中提到了一种改进方法，将电路中的S盒以外的其他逻辑结构进行预计算，并把预计算的结果与S盒进行融合构成新的查找表，从而提高SM4算法在CBC模式下吞吐率. 本文基于此工作进一步优化了S盒的表示，并针对轮函数的迭代过程进行了优化，最终减少了轮函数关键路径上的2次异或运算，有效提高了算法的性能.

本文的设计针对CBC模式下的SM4算法，在TSMC 40 nm，SMIC 55 nm工艺下，使用Synopsys Design Compiler分别进行了ASIC综合. 综合结果显示，本文所提出的设计在CBC模式下的吞吐率达到了4.2 Gb/s，同时单位面积吞吐量达到了129.4 Gb·s⁻¹·mm⁻²，明显优于已发表的类似设计. 这些结果表明本文所提出的化简方法在改进SM4算法性能方面具有很大的潜力.

本文的结构为：首先介绍了SM4算法及其在CBC模式下存在的性能瓶颈问题. 然后，详细描述了本文提出的2个化简方法，并解释了它们在轮函数迭代和S盒置换过程中的作用. 接下来，介绍了实验设计并给出了实验结果分析和对比. 最后，对进一步改进和应用的方向进行了展望.

1. SM4算法介绍

SM4算法是一种对称密钥密码算法，被广泛应用于数据加密和保护领域，它是中国密码算法的标准之一，具有较高的安全性和良好的性能.

SM4采用了分组密码的设计思想，将明文数据划分为128 b的数据块，并通过密钥对每个数据块进行加密和解密操作. 对单组数据进行加解密的流程如所示，分为密钥扩展算法和加解密算法2部分. 中的 $FK$ 是系统预设的参数，与用户密钥进行异或运算后作为密钥扩展算法的输入. 加解密算法接受密钥扩展算法产生的32轮轮密钥 $r{k_i}$ 对明文进行加解密，最后经反序变换输出. 加解密使用的是同一套计算流程，唯一的区别是解密时使用轮密钥的顺序与加密过程相反.

图 1 SM4算法工作流程

Figure 1. Workflow of SM4 algorithm

下载: 全尺寸图片幻灯片

密钥扩展算法和加解密算法2部分均由32次轮函数迭代构成，整体结构均采用4路并行的Feistel结构，在计算过程中，以128 b数据为输入、128 b数据为输出，其内部的运算逻辑如图2所示. 输出中的前96 b数据等于输入中的后96 b数据，输出后的32 b数据通过轮函数运算产生.

图 2 4路并行的Feistel结构

Figure 2. Four parallel Feistel structure

下载: 全尺寸图片幻灯片

在密钥扩展算法中使用的密钥是算法给定的固定密钥，记作 $c{k_i}$ . 在加解密算法中使用的密钥是由密钥扩展算法通过用户给的密钥扩展出来的轮密钥，记作 $r{k_i}$ .

1.1 SM4密钥扩展算法

SM4密钥扩展算法结构如所示，密钥扩展的主要过程包括32轮密钥扩展的轮函数，其中，密钥为128 b， $FK$ 为SM4标准中规定的一个128 b常数. 二者异或后的值将会作为密钥扩展轮函数的首轮输入，并通过一个选择器进行循环迭代，总计迭代32轮产生32个轮密钥.

图 3 SM4的密钥扩展算法结构

Figure 3. Key expansion algorithm structure of SM4

下载: 全尺寸图片幻灯片

设用户输入的密钥为 $MK$ ，则该密钥对应的32轮轮密钥可以按照式（1）求出：

$\left\{ {\begin{aligned} & {({k_0},{k_1},{k_2},{k_3}) = MK \oplus FK}, \\ & {{k_{i + 4}} = {k_i} \oplus F({k_{i + 1}} \oplus {k_{i + 2}} \oplus {k_{i + 3}} \oplus c{k_i})}, \\ &{r{k_i} = {k_{i + 4}}} , \end{aligned}} \right.$

(1)

其中， $c{k_i}$ 是系统预设的32 b参数， $r{k_i}$ 代表第 $i$ 轮的轮密钥， $F$ 代表密钥扩展轮函数，其由S盒置换算法 $\tau :Z_2^{32} \to Z_2^{32}$ 和线性变换算法 $L(x) = x \oplus (x \lt \lt \lt 13) \oplus (x \lt \lt \lt 23)$ 组成，其中 $\lt \lt \lt$ 表示循环左移运算.

1.2 SM4加解密算法

SM4算法的加解密算法的整体结构与密钥扩展算法类似，均包含32轮的轮函数迭代，区别在于加解密算法中额外包含1次反序变换.

SM4算法的轮函数迭代流程如所示， ${X_1}$ ~ ${X_4}$ 为第1轮的输入， ${X_2}$ ~ ${X_5}$ 为第1轮的输出，同时也是第2轮的输入. $r{k_1}$ 为第1轮的轮密钥， $T$ 函数代表加解密模块的轮函数. 与密钥扩展部分的轮函数 $F$ 类似，由S盒置换算法 $\tau$ 和一个线性变换算法 $L'(x)=x\oplus (x \lt \lt \lt 2) \oplus (x \lt \lt \lt 10)$ $\oplus\, (x \lt \lt \lt 18) \oplus (x \lt \lt \lt 24)$ 组成.

图 4 SM4加解密模块轮函数结构

Figure 4. Round function structure of SM4 encryption and decryption modules

下载: 全尺寸图片幻灯片

2. 对SM4加解密算法关键路径的化简

通过多轮的迭代过程，SM4算法能够实现高强度的数据加密和解密. 然而，在CBC模式下，由于相邻数据之间的依赖关系，传统的流水线技术难以提高算法的吞吐率. 因此，针对这一问题，本文提出了2种化简方法，以减少关键路径上的运算，从而提高SM4算法在CBC模式下的性能.

2.1 轮函数优化

加解密模块的轮函数的结构如所示，若不考虑 $T$ 函数带来的时序延迟，单次轮函数迭代的关键路径上共包含3次异或运算. 以公式的形式描述SM4算法加解密轮函数的迭代关系可得到式（2）：

${X_{i + 4}} = {X_i} \oplus ({X_{i + 1}} \oplus {X_{i + 2}} \oplus {X_{i + 3}} \oplus r{k_i}) .$

(2)

若考虑相邻的2次轮函数迭代，则有：

$\left\{ {\begin{aligned} & {{X_{i + 4}} = {X_i} \oplus T({X_{i + 1}} \oplus {X_{i + 2}} \oplus {X_{i + 3}} \oplus r{k_i})}, \\ & {{X_{i + 5}} = {X_i} \oplus T({X_{i + 2}} \oplus {X_{i + 3}} \oplus {X_{i + 4}} \oplus r{k_{i + 1}})}. \end{aligned}} \right.$

(3)

观察式（1）~（3）不难发现，由于SM4采用了4条数据线路的Feistel结构进行设计，在相邻的2次轮函数迭代过程中，均有96 b的输入是完全一致的，在式（3）的计算过程中，相邻2轮的轮函数将 ${X_{i + 2}} \oplus {X_{i + 3}}$ 计算了2次.

因此，一个简单的优化思路便是，我们在轮函数之间传递数据时，额外传递 ${X_{i + 2}} \oplus {X_{i + 3}} \oplus r{k_{i + 1}}$ 的运算结果，并作用于下一次计算，得到的流程图如图5所示.

图 5 优化的轮函数结构

Figure 5. Optimized round function structure

下载: 全尺寸图片幻灯片

相比于图4的运算流程，在计算当前轮次的输出时，二次优化过后的轮函数通过提前获取下一轮次使用的密钥，并利用2轮之间相同的数据提前计算，可以使得在加解密的流程中总计节省32次异或运算的时间.

2.2 S盒性能优化

S盒是密码学领域的一个基本组件，其功能是实现数据的非线性变换，在DES，AES，SM1，SM4等算法中均有应用. 在SM4算法中，其提供了一个8 b到8 b的非线性变换.

在SM4算法中，S盒模块通常与另一个线性变换函数 $L'$ 组合使用，即和中的T函数，其位于加解密算法轮函数的关键路径上，因此，如果能找到优化 $T$ 函数关键路径的方法延时，也可以使得整个加解密模块的延时变小，进而提高运算效率. $T$ 函数的内部结构如所示，图中的 $\lt \lt \lt$ 表示对32 b数据进行循环左移，关键路径包括1个S盒和3次异或运算. 在硬件实现中，循环移位可以通过硬件连线来实现，不会带来额外的路径延时.

图 6 SM4加解密模块T函数结构

Figure 6. T function structure of SM4 encryption and decryption modules

下载: 全尺寸图片幻灯片

$T$ 函数中包含4次异或运算，反映到电路设计中，其关键路径上至少存在3次异或运算. 因此，一个优化思路便是，将算法中的S盒的输入输出修改为8 b输入、32 b输出^[2-3] ，并提前将 $L'$ 函数作用于图中的4个S盒，如所示. 中，通过编码的形式保存其运行结果，将中的SBox与后续的线性变换 $L'$ 组合形成exSBox，之后仅需要将4个exSBox的输出异或即可，从而减少了1次异或运算.

图 7 优化的T函数结构

Figure 7. Optimized T-function structure

下载: 全尺寸图片幻灯片

虽然修改后的S盒比原先的S盒输出了更多的数据，但在硬件实现中，仍然是通过相同数量的多路选择器查表输出. 因此修改前后的S盒的路径延时及其安全性并未改变.

2.3 S盒面积优化

以中的exSBox1为例，使用 $\rm 0xff$ 作为输入展示exSBox1的构造方式，首先获得 $\rm 0xff$ 作用于S盒后的运行结果 $\rm 0x48$ . 由于exSBox1的输入对应最高四位，因此，将其拓展为32 b数据为 $\rm 0x48000000$ . 在经过 $L'$ 函数后，得到的值是 $\rm 0x68492121$ . 如表1所示，表中前5行加粗部分表示传入的数据及其循环移位后所处位置，其余位置在任意输入下都恒等于0.

表 1 搜索空间降低比率和命中率

Table 1. Search Space Reduction Rate and Hit Rate

原数据	01001000	00000000	00000000	00000000
<<<2	00100000	00000000	00000000	00000001
<<<10	00000000	00000000	00000001	00100000
<<<18	00000000	00000001	00100000	00000000
<<<24	00000000	01001000	00000000	00000000
异或和	01101000	01001001	00100001	00100001
注：加粗部分表示传入的数据及其循环移位后所处位置.

下载: 导出CSV

| 显示表格

观察表1的运算结果不难发现，除最后一行加粗数字表示的第0~5位，第14，15位由异或运算产生，其余的24位均是输入的8位数据的排列组合，因此在硬件设计时，可以仅使用8 b输入、16 b输出的S盒实现. 对于图7中剩余的3个exSBox，在相同的输入下，可以通过对表1中的数据进行循环移位，得到对应的输出. 上述结论对4个位于不同部位的S盒均成立.

具体而言，令 $p$ 为输入的8 b数据， $\tau (p)$ 为标准SM4算法中S盒的输出. $X = ({x_0},{x_1}, \cdots ,{x_{15}})$ 为exSBox1中存储的16 b数据， $Y = ({y_0},{y_1}, \cdots, {y_{31}})$ 为优化后的 $T$ 函数中需要的32 b输出. $\tau$ 为SM4算法标准中使用的S盒置换函数，其对于8 b输入，产生对应的8 b输出，则 $X$ 可以由式（4）产生：

$\left\{ {\begin{aligned} & {({x_0},{x_1}, \cdots, {x_7}) = \tau (p)} ,\\ & {({x_8},{x_9}, \cdots ,{x_{15}}) = \tau (p) \oplus (\tau (p) \lt \lt \lt 2)} . \end{aligned}} \right.$

(4)

由可知， $Y$ 的取值实际上可以由 $X$ 经过排列组合得到，对于exSBox2，exSBox3，exSBox4的取值，可以通过 $Y$ 循环移位得到，且由于该过程中仅包含赋值运算，在电路设计中可以通过物理连线完成. 相比于文献[2]中的设计，节约了1/3的面积消耗. 具体的计算方式如式（5）所示.

$\left\{\begin{split} & (y_0,y_1,\cdots,y_5)=(x_8,x_9,\cdots,x_{13})， \\ &(y_6,y_7）=(x_6,x_7)， \\ &(y_8,y_9,\cdots,y_{13})=(x_0,x_1,\cdots,x_5)， \\ &(y_{14},y_{15}）=(x_{14},x_{15})， \\ &(y_{16},y_{17},\cdots,y_{21})=(x_2,x_3,\cdots,x_7)， \\ &(y_{22},y_{23}）=(x_0,x_1)， \\ &(y_{24},y_{25},\cdots,y_{29})=(x_2,x_3,\cdots,x_7)， \\ &(y_{30},y_{31}）=(x_0,x_1). \end{split} \right.$

(5)

3. 硬件实现与实验对比

现场可编程逻辑门阵列（FPGA）和专用集成电路（ASIC）是目前主流使用硬件电路实现密码算法的2个方式. FPGA虽然具有可编程性、灵活性和快速设计等优势，但ASIC相较于FPGA拥有更高的性能，与本文设计追求的高效率目标相符，所以选择在ASIC下实现.

3.1 硬件整体设计

SM4硬件系统的整体结构设计如所示，包括密钥扩展模块、加解密模块和适配CBC工作模式的组合逻辑. 对于单个加解密任务，若明文被分为 $n$ 组，会执行1次密钥扩展和 $n$ 次加解密. 因此，优化加解密算法的执行效率是优化SM4硬件设计的重点. 本文所提出的2种化简方法，对于每一组明文输入，可以减少64级异或门的延时，极大地提升了运算效率.

图 8 SM4硬件整体架构

Figure 8. Overall architecture of SM4 hardware

下载: 全尺寸图片幻灯片

3.2 加解密模块设计

SM4算法的硬件实现主要有2种方案：一种方案是流水线结构，即通过寄存器连接多个加解密模块同时工作以提高加解密的效率，如（a）所示；另一种方案是使用循环迭代的方式. 即一次性提取32个轮函数中的 $n$ 轮组合成一个组合电路，称为 $n$ 合1电路，如（b）所示. 流水线结构的优势是可以充分利用 $n$ 个加密核心的性能，在不影响整体工作频率的情况下加速运算. 对于SM4算法而言，在合理范围内堆叠流水线可以实现极高的吞吐量.

图 9 流水线结构与循环迭代结构

Figure 9. Pipeline architecture and loop iteration architecture

下载: 全尺寸图片幻灯片

然而，流水线结构仅适用于ECB等数据无前后依赖的工作模式. 在CBC工作模式下，由于需要将前一轮的输出与本轮的输入进行异或运算，相邻的数据存在依赖，故而无法使用流水线加速运算. 因此，在本设计中没有选用流水线结构.

虽然循环迭代结构会降低整体模块的工作频率，对吞吐量的提升较为有限，但可以同时兼容 ECB，CBC这 2种工作模式. 本设计最终选择了循环迭代的设计方式.

3.3 密钥扩展模块设计

在SM4算法中，密钥扩展与加解密算法类似，均包含32轮迭代. 密钥扩展模块采用图2所示的单轮组合逻辑电路循环32次来实现32轮迭代.

在密钥扩展模块的输出端，使用寄存器存放每一轮电路的轮密钥，标号为0~31，如所示. 标号从0开始的好处是：在解密时，使用到的密钥顺序相反的，加密的第 $k$ 轮使用的是第 $k - 1$ 号密钥，解密的第 $k$ 轮使用的是第 $32 - k$ 号密钥. 在二进制下，二者的标号可以通过取反操作相互转化.

图 10 轮密钥的存储与使用

Figure 10. Storage and usage of round keys

下载: 全尺寸图片幻灯片

为了保证运算结果的准确性，密钥扩展模块还会向加解密模块发出控制信号表明自己的工作状态，以避免在轮密钥尚未完全更新时使用错误的轮密钥进行加解密.

3.4 综合验证方案

在国家标准文档^[1]中，并没有针对CBC工作模式给出具体的测试用例. 因此，本文设计方案通过完整的Verilog HDL语言实现，通过在FPGA平台进行综合、仿真和上板验证，以确保功能正确并进行相关性能分析，如图11所示. 具体而言，通过PCIE上位机下发随机的明文数据到FPGA开发板，开发板完成加密后传回上位机，通过与软件对比实现功能验证. 若在循环验证多次后二者的输出均完全相同，则认为设计的SM4电路的功能正确.

图 11 测试流程

Figure 11. Testing procedures

下载: 全尺寸图片幻灯片

最终，本文的设计在Zynq 7020 FPGA开发板上完成了上板验证，确保了功能的正确性，工作频率最高可达95 MHz，吞吐量约为1.5 Gb/s.

3.5 ASIC综合结果

ASIC上主要针对2种工艺SMIC 55 nm与 TSMC 40 nm进行了测试、通过Synopsys公司的EDA工具DesignCompiler进行时序等综合约束，我们选择了芯片面积和芯片使用的逻辑门数量（gates）作为评估指标，其结果如表2和表3所示，在CBC模式下，本文的设计在3.97 mW的功耗下，单位面积吞吐率达129.4 Gb·s⁻¹·mm⁻²，明显优于同类设计. 此外，以使用逻辑门的数量为评估标准，本文提出的设计在该指标上也明显优于同类设计，单位面积吞吐率为0.205×10⁻³ Gb·s⁻¹·gates⁻¹.

表 2 SM4综合结果与面积效率对比

Table 2. Comparison of SM4 Synthesis Results and Area Efficiency

工艺节点	芯片面积/mm²	吞吐率/（Gb·s⁻¹）	单位面积吞吐率/ （Gb·s⁻¹·mm⁻²）	功耗/mW
40 nm^*	0.0335	4.34	129.40	3.97
55 nm^*	0.0877	4.41	50.30	10.88
65 nm^[2]	0.1260	5.24	41.59
180 nm^[4]	0.0790	0.10	1.27	5.31
55 nm^[5]	0.0870	0.40	4.59	4.35
350 nm^[6]	0.0270	0.412	15.26
注：*标注的表示本文的结果.

下载: 导出CSV

| 显示表格

表 3 SM4综合结果与门效率对比

Table 3. Comparison of SM4 Synthesis Results and Gates Efficiency

工艺节点	gates	吞吐率/（Gb·s⁻¹）	单位面积吞吐率/ （Gb·s⁻¹·gates⁻¹）
40 nm^*	21.2×10³	4.34	0.205×10⁻³
55 nm^*	21.1×10³	4.41	0.209×10⁻³
180 nm^[6]	32.0×10³	0.80	0.025×10⁻³
65 nm^[7]	31.0×10³	1.23	0.040×10⁻³
55 nm^[8]	22.0×10³	0.27	0.012×10⁻³
130 nm^[9]	22.0×10³	0.80	0.036×10⁻³
注：*标注的表示本文的结果.

下载: 导出CSV

| 显示表格

在不同工艺、电压下对该设计进行综合，可以得到本文设计在不同使用场景下的吞吐率. 在TSMC 40 nm、SMIC 55 nm、SMIC 130 nm下使用不同的工艺角分别对本文的设计进行综合，结果如表4所示.

表 4 不同工艺角下的SM4综合结果与效率对比

Table 4. Comparison of SM4 Synthesis Results and Efficiency with Different Process Corners

工艺节点	工艺角	面积/gates	吞吐率/（Gb·s⁻¹）	功耗/mW
40 nm	0.99V/125°C/SS	21.0×10³	2.40	2.55
	1.1V/25°C/TT	21.2×10³	4.34	3.97
	1.21V/0°C/FF	20.9×10³	6.96	8.35
55 nm	1V/25°C/TT	20.0×10³	2.78	4.10
	1.2V/25°C/TT	21.1×10³	4.41	10.88
	1.32V/0°C/FF	17.8×10³	6.84	33.59
130 nm	1.08V/125°C/SS	20.8×10³	1.11	6.86
	1.2V/25°C/TT	21.0×10³	1.75	15.70
	1.32V/0°C/FF	21.8×10³	2.45	23.03

下载: 导出CSV

| 显示表格

4. 结　　论

根据本文提出的2种对SM4加解密模块关键路径进行化简以及降低面积的方法，实现了4合1的SM4电路，并基于Zynq7020开发板进行了功能验证. 此外，ASIC综合结果表明本文的SM4电路相比于其他方案有更高的单位面积吞吐率和更低的功耗. 因此，这种对SM4算法进行的优化是有效的，并且对其他分组算法提高CBC模式下的单位面积吞吐率具有参考价值.

作者贡献声明：郝泽钰提出研究方案并完成了论文的撰写；代天傲、黄亦成、段岑林协助完成了ASIC平台上的验证实验；董进、吴世勇、张博、王雪岩、贾小涛提出指导意见并修改论文；杨建磊提出指导意见并讨论定稿.

图 1 深度学习处理器跨层容错设计框架

Figure 1. Cross-layer fault-tolerant DLA design framework

下载: 全尺寸图片幻灯片

图 2 不同量化约束下，DLA中累加器以及乘法器的重要比特位的范围以及直接关联的计算逻辑差异显著

Figure 2. The range of the important bits in accumulators and multipliers in DLA, as well as the directly correlated computational logic, varies substantially over the different quantization constraints

下载: 全尺寸图片幻灯片

图 3 FlexHyCA架构

Figure 3. FlexHyCA architecture

下载: 全尺寸图片幻灯片

图 4 可配置的位保护乘法器原理

Figure 4. Principle of configurable bit-protected multiplier

下载: 全尺寸图片幻灯片

图 5 不同故障率下深度学习模型不同层/块的敏感度

Figure 5. Sensitivity of different layers/blocks of deep learning models under various fault rates

下载: 全尺寸图片幻灯片

图 6 不同故障率下敏感度逐层/块保护带来的模型精度变化

Figure 6. Mode accuracy variation caused by the gradual protection of layers/blocks at different fault rates

下载: 全尺寸图片幻灯片

图 7 不同容错DLA设计策略优化后的模型精度

Figure 7. Model accuracy after different fault-tolerant DLA design strategies optimization

下载: 全尺寸图片幻灯片

图 8 不同容错DLA设计策略优化后的模型执行时间

Figure 8. Excutive time of the model after different fault-tolerant DLA design strategies optimization

下载: 全尺寸图片幻灯片

图 9 不同容错DLA对应的芯片相对面积

Figure 9. Relative area of chip corresponding to different fault-tolerant DLA

下载: 全尺寸图片幻灯片

图 10 重要神经元的比例与神经元重要比特的数量对ResNet50模型精度的影响

Figure 10. Influence of the proportion of important neurons and the number of important bits of neurons on accuracy of ResNet50 model

下载: 全尺寸图片幻灯片

图 11 Q-scale对于模型精度的影响

Figure 11. Influence of Q-scale on model accuracy

下载: 全尺寸图片幻灯片

图 12 DPPU尺寸和位保护设置对DLA芯片面积的影响

Figure 12. Influence of DPPU size and bit protection configurations on DLA chip area

下载: 全尺寸图片幻灯片

图 13 重要神经元的比例对FlexHyCA的I/O影响

Figure 13. Influence of the proportion of important neurons on I/O of FlexHyCA

下载: 全尺寸图片幻灯片

图 14 不同的位保护设置对应的计算阵列面积

Figure 14. Computing array area corresponding to different bit protection configurations

下载: 全尺寸图片幻灯片

图 15 贝叶斯优化过程中采样的数据点

Figure 15. Sampled data points in Bayesian optimization process

下载: 全尺寸图片幻灯片

表 1 跨层设计参数的搜索空间

Table 1 Search Space of the Cross Layer Design Parameters

参数	取值范围	含义
S_TH	{5%,10%,15%,20%,25%,30%, 35%,40%}	重要神经元百分比
IN_TH	{2,3,4}	重要神经元重要比特位数量
NB_TH	{1,2,3}	普通神经元重要比特位数量
Q_scale	[1, 2, …, 16]	截断约束
S_policy	{层间统一比例，分片统一比例}	重要神经元的选择策略
Dot_size	[8,16, …, 256]	点乘阵列尺寸
Data_Reuse	{True, False}	异构阵列数据重用
PE_policy	{直接冗余可配置冗余}	计算单元位保护策略

下载: 导出CSV

表 2 不同模型的最优跨层参数设计

Table 2 Optimized Crossing Parameters Design of Different Models

参数	故障率I	故障率II
S_TH	5%	5%
IN_TH	2	3
NB_TH	1	1
Q_scale	7	8
S_policy	分层统一比例	分层统一比例
Dot_size	52	52
Data_Reuse	True	True
PE_policy	可配置冗余	可配置冗余

下载: 导出CSV

参考文献(48)

[1]	Seo-Hyun J, Jin-Hee C, Yangjae J, et al. Automotive hardware development according to ISO 26262[C]//Proc of the 13th Int Conf on Advanced Communication Technology (ICACT). Piscataway, NJ: IEEE, 2011: 588−592
[2]	Cheng Liu, Zhen Gao, Siting Liu, et al. Special session: Fault-tolerant deep learning: A hierarchical perspective[C]//Proc of the 40th VLSI Test Symp (VTS). Piscataway, NJ: IEEE, 2022: 1−12
[3]	Rabe M, Milz S, Mader P. Development methodologies for safety critical machine learning applications in the automotive domain: A survey[C]//Proc of the IEEE/CVF Conf on Computer Vision and Pattern Recognition, Piscataway, NJ: IEEE, 2021: 129−141
[4]	Reagen B, Gupta U, Pentecost L, et al. Ares: A framework for quantifying the resilience of deep neural networks[C]//Proc of the 55th ACM/ESDA/IEEE Design Automation Conf (DAC). Piscataway, NJ: IEEE 2018: 1–6
[5]	Neggaz M A, I. Alouani I, Lorenzo P R, et al. A reliability study on CNNs for critical embedded systems[C]//Proc of 36th Int Conf on Computer Design (ICCD). Piscataway, NJ: IEEE, 2018: 476–479
[6]	Shafique M, Naseer M, Theocharides T, et al. Robust machine learning systems: Challenges, current trends, perspectives, and the road ahead[C]//Proc of IEEE Design & Test. Piscataway, NJ: IEEE 2020: 30–37
[7]	Sorin G, Bogdan T, Tiberiu C, et al. A survey of deep learning techniques for autonomous driving[J]. Journal of Field Robotics, 2020, 37(3): 362−386 doi: 10.1002/rob.21918
[8]	Mittal S. A survey on modeling and improving reliability of DNN algorithms and accelerators[J]. Journal of Systems Architecture, 2020, 104(10): 10−16
[9]	Maksim J, Matteo S R, Aneesh B, et al. Challenges of reliability assessment and enhancement in autonomous systems[C]//Proc of IEEE Int Symp on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT). Piscataway, NJ: IEEE, 2019: 1−6
[10]	Chen Yunji, Luo Tao, Liu shaoli et al. Dadiannao: A Machine-learning Supercomputer[C]//Proc of 47th Annual IEEE/ACM Int Symp on Microarchitecture. Piscataway, NJ: IEEE, 2014: 609−622
[11]	Chen Y H, Emer J, Sze V. Eyeriss: A spatial architecture for energy-efficient dataflow for convolutional neural networks[C]//Proc of 2016 ACM/IEEE the 43rd Annual Int Symp on Computer Architecture (ISCA). Piscataway, NJ: IEEE, 2016: 367−379
[12]	Liu Cheng, Chu Cheng, Xu D, et al. HyCA: A hybrid computing architecture for fault-tolerant deep learning[J]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2022, 41(10): 3400−3413 doi: 10.1109/TCAD.2021.3124763
[13]	Anand D, Alan W. The impact of new technology on soft error rates[C]//Proc of Int Reliability Physics Symp. Piscataway, NJ: IEEE, 2011: 5B.4.1−5B.4.7
[14]	Reagen B, Whatmough P, Adolf R, et al. Minerva: Enabling low-power, highly-accurate deep neural network accelerators[C]//Proc of 2016 ACM/IEEE the 43rd Annual Int Symp on Computer Architecture (ISCA). Piscataway, NJ: IEEE, 2016: 267−278
[15]	Li W, Ning X, Ge G, et al. FTT-NAS: Discovering FA ApproxABFT ult-tolerant neural architecture[C]//Proc of the 25th Asia and South Pacific Design Automation Conf (ASP-DAC). Piscataway, NJ: IEEE, 2020: 211−216
[16]	He Xin, Ke Liu, Lu Wenyan, et al. AxTrain: Hardware-oriented neural network training for approximate inference[C]//Proc of the Int Symp on Low Power Electronics and Design. Piscataway, NJ: IEEE, 2018: 1−6
[17]	Schorn C, Guntoro A, Ascheid G. Accurate neuron resilience prediction for a flexible reliability management in neural network accelerators[C]//Proc of 2018 Design, Automation & Test in Europe Conf & Exhibition (DATE). Piscataway, NJ: IEEE, 2018: 979−984
[18]	Xu D, Chu Cheng, Wang Qianlong, et al. A hybrid computing architecture for fault-tolerant deep learning accelerators[C]//Proc of the 38th Int Conf on Computer Design (ICCD). Piscataway, NJ: IEEE, 2020: 478−485
[19]	Mahdiani H R, Fakhraie S M, Lucas C. Relaxed fault-tolerant hardware implementation of neural networks in the presence of multiple transient errors[J]. IEEE Transactions on Neural Networks and Learning Systems, 2012: 1215−1228
[20]	Xue Xinghua, Huang Haitong, Liu Cheng, et al, Winograd convolution: A perspective from fault tolerance[C]//Proc of the 59th ACM/IEEE Design Automation Conf (DAC). New York: ACM, 2022: 853−858
[21]	Xu D, Xing K, Liu C, et al. Resilient neural network training for accelerators with computing errors[C]//Proc of the 30th Int Conf on Application-Specific Systems, Architectures and Processors (ASAP). Piscataway, NJ: IEEE, 2019: 99−102
[22]	Xu D, He M, Liu C, et al. R2F: A remote retraining framework for AIoT processors with computing errors[J]. IEEE Transactions on Very Large Scale Integration Systems, 2021, 29(11): 1955−1966 doi: 10.1109/TVLSI.2021.3089224
[23]	Ruospo A, Gavarini G, Bragaglia I, et al. Selective hardening of critical neurons in deep neural networks[C]//Proc of the 25th Int Symp on Design and Diagnostics of Electronic Circuits and Systems (DDECS). Piscataway, NJ: IEEE, 2022: 136−141
[24]	Bertoa T G, Gambardella G N, Fraser N J, et al. Fault tolerant neural network accelerators with selective TMR[C]//Proc of the IEEE Design & Test. Piscataway, NJ: IEEE, 2022: 1−4
[25]	Lee V T, Alaghi A, Pamula R, et al. Architecture considerations for stochastic computing accelerators[J]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2018, 37(11): 2277−2289 doi: 10.1109/TCAD.2018.2858338
[26]	Ardakani A, Gross W J. Fault-tolerance of binarized and stochastic computing-based neural networks[C]//Proc of the 2021 IEEE Workshop on Signal Processing Systems (SiPS). Piscataway, NJ: IEEE, 2021: 52−57
[27]	Qian W, Li X, Riedel M D, et al. An architecture for fault-tolerant computation with stochastic logic[J]. IEEE Transactions on Computers, 2011, 60(1): 93−105 doi: 10.1109/TC.2010.202
[28]	Zhang J J, Gu T, Basu K, et al. Analyzing and mitigating the impact of permanent faults on a systolic array based neural network accelerator[C]//Proc of the 2018 IEEE 36th VLSI Test Symp (VTS). Piscataway, NJ: IEEE, 2018: 1−6
[29]	Clemente J A, Mansour W, Ayoubi R, et al. Hardware implementation of a fault-tolerant hopfield neural network on FPGAs[J]. Neurocomputing, 2016, 171(1): 1606−1609
[30]	Gao Z, Zhang H, Yao Y et al. Soft error tolerant convolutional neural networks on FPGAs with ensemble learning[J]. IEEE Transactions on Very Large Scale Integration Systems, 2022, 30(3): 219−302
[31]	Ozen Z, Orailoglu A. Sanity-Check: Boosting the reliability of safety-critical deep neural network applications[C]//Proc of the 28th Asian Test Symposium (ATS). Piscataway, NJ: IEEE, 2019: 7–75
[32]	Wang Hao, Feng Ruibin, Han Zifa, et al. ADMM-based algorithm for training fault tolerant RBF networks and selecting centers[J]. IEEE Transactions on Neural Networks and Learning Systems 2017, 29(8): 3870−3878
[33]	Xue Xinghua, Liu Cheng, Liu Bo, et al. Exploring winograd convolution for cost-effective neural network fault tolerance[J], IEEE Transactions on Very Large Scale Integration Systems, 2023, 31(11): 1763−1773
[34]	Zhao K, Di S, Li S, et al. FT-CNN: Algorithm-based fault tolerance for convolutional neural networks[J]. IEEE Transactions on Parallel and Distributed Systems, 2020, 32(7): 1677−1689
[35]	Le H, Muhammad A H, Muhammad S. FT-ClipAct: Resilience analysis of deep neural networks and improving their fault tolerance using clipped activation[C]//Proc of the 2020 Design, Automation & Test in Europe Conf & Exhibition (DATE) . Piscataway, NJ: IEEE, 2020: 1241−1246
[36]	Zhan Jinyu, Sun Ruoxu, Jang Wei, et al. Improving fault tolerance for reliable DNN using boundary-aware activation[J]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2021, 41(10): 3414−3425
[37]	Chen Zitao, Li Guanpeng, Karthik P. A low-cost fault corrector for deep neural networks through range restriction[C]//Proc of the 51st Annual IEEE/IFIP Int Conf on Dependable Systems and Networks (DSN). Piscataway, NJ: IEEE 2021: 1−13
[38]	Xue Xinghua , Liu Cheng, Huang Haitong, et al. ApproxABFT: Approximate algorithm-based fault tolerance for vision transformers[J]. arXiv preprint, arXiv: 2302.10469, 2023
[39]	Xu D, Zhu Ziyang, Liu Cheng, et al. Reliability evaluation and analysis of fpga-based neural network acceleration system[J]. IEEE Transactions on Very Large Scale Integration Systems, 2021, 29(3): 472−484 doi: 10.1109/TVLSI.2020.3046075
[40]	Xu D, Zhu Ziyang, Liu Cheng, et al. Persistent fault analysis of neural networks on FPGA-based acceleration system[C]//Proc of the 2020 IEEE 31st Int Conf on Application-Specific Systems, Architectures and Processors (ASAP). Piscataway, NJ: IEEE, 2020: 85−92
[41]	Li M L, Ramachandran P, Sahoo S K, et al. Understanding the propagation of hard errors to software and implications for resilient system design[C]//Proc of the ACM Sigplan Notices. New York: ACM, 2008: 265−276
[42]	Libano F, Wilson B, Anderson J, et al. Selective hardening for neural networks in FPGAs[J]. IEEE Transactions on Nuclear Science, 2018, 66(1): 216−222
[43]	Mahmoud A, Siva K, Sastry H, et al. HarDNN: Feature map vulnerability evaluation in CNNs[J]. arXiv preprint, arXiv: 2020.09786,2020
[44]	Samajdar A, Zhu Y, Whatmough P, et al. Scale-Sim: Systolic CNN accelerator simulator[J]. arXiv preprint, arXiv: 1811.02883,2018
[45]	Huang Haitong, Liu Cheng, Xue Xinghua, MRFI: An open source multi-resolution fault injection framework for neural network processing[J]. arXiv preprint, arXiv: 2306.11758, 2023
[46]	Hanif M A, Hafiz R, Shafique M. Error resilience analysis for systematically employing approximate computing in convolutional neural networks[C]//Proc of the 2018 Design, Automation Test in Europe Conf Exhibition (DATE). Piscataway, NJ: IEEE, 2018: 913−916
[47]	Xue Xinghua, Liu Cheng, Wang Ying, et al. Soft error reliability analysis of vision transformers[J], IEEE Transactions on Very Large Scale Integration Systems, 2023, 31(12): 2126−2136
[48]	Pandey P, Prabal B, Koushik C, et al. GreenTPU: Improving timing error resilience of a near-threshold tensor processing unit[C]//Proc of the 56th ACM/IEEE Design Automation Conf (DAC). Piscataway, NJ: IEEE, 2019: 1−6