摘要: 垂直注入逻辑（VIL）是集成注入逻辑（I²L）的一种新形式。它采用垂直的p-n-p晶体管来代替横向p-n-p晶体管,在同样组装密度下能比普通I²L获得更好的性能。由于p-n-p晶体管的电流增益可以提高,从而大大减小了功耗-延迟乘积。鉴于把底部注入器当作了空穴的俘获中心,使得本征延迟时间得到改善。本文叙述了VIL的工艺过程和它的电特性,并与普通I²L作了比较,此外,还提出了一个实验性空穴俘获中心模型。实验结果表明在小于1μW的低功耗条件下VIL的最小延迟时间为8.8ns,功耗-延迟积为0.07 pJ,而标准I²L则为25 ns和0.18 pJ。