摘要: 本义介绍一个带校验操作的浮点二进制运算器的逻辑设计。这个运算器是作为一个研究报告提出来的,并不打算具体应用在那一台计算机里。校验操作是这样来进行的:将原来参加运算的数加以修正,重复一次运算以得到与原来结果相补的数;然后将两者相加,校验是否等于零。运算器的长度为64位,假定采用6相的1兆赫时钟脈冲,几个主要运算的速度如下(包括校验及规格化时间,但不包括访问存储器的时间): 代数加法……9微砂乘法……23微秒除法……23微秒开平方……23微秒本文所讨论的基本方法是在作加法时将部份和及进位分别用两个寄存器存貯起来,接着逐次对进位进行清除,得到最终的结果。对两个64位数的进位清除工作可以在1微秒内完成。同样,规格化及移位也可以在1微秒内完成。这个运算器大约需要用到1,500个触发器及25,000个二极管。与工作周期为6微秒的存储器相配合,每秒能进行40,000多次带校验的浮点运算。如果将存储器的工作周期缩短到2微秒,则每秒能进行80,000次运算。本文假定计算机为4地址。 ,