摘要: 为了简化并行流水线处理机中对存储字的访问,研究了多存储体交叉的半导体存储器的结构。假设所有的存储体是相同的,地址周期（地址保留时间）用a 个段单位时间表示,存储周期用c 个段单位时间表示。总共有N（=2ⁿ）个存储体,它是这样排列的,l（=2^b）个被选址的行,每行上有m(=2^n-b)个存储体。（S,P）级的并行流水线处理机,有P 个并行的处理机,有S 道多道程序,每个指令周期有S,P 个存储请求。在这个系统中存储请求的碰头情况是肯定会发生的。所评价的性能是存储结构的函数。结果表明,当Ⅳ值相当大时,可以获得很高的性能,即使是在无缓冲的情况下,当l 等于或大于a,p 时,也是如此。当l 接近于a,P 时,有缓冲的情况对性能有最大的影响。在无缓冲的情况下,为了有足够的性能,l 必须大于a,p,有缓冲的情况可用来减少l,而维持一定的性能。